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    4,585 verilog vhdl trabajados encontrados, precios en USD
    Descifrado verilog Finalizado left

    A partir del codigo de cisfrado, que facilito. Implementar el codigo para descifrado. Para ello se Implementará el algoritmo de descifrado y comprobarás su funcionamiento usando el mensaje cifrado como entrada y la clave operativa (MSBF). Si la simulación es correcta, el resultado será un bloque de 64 bits a cero (u ocho bytes a cero). A continuación, descrifrarás el mensaje cifrado que faciltaré con la clave operativa asociada. Y colocarás el mensaje en claro en la caja de texto de la tarea. Se proporcionará todos los archivos, claves en privado. Se necesita para el día 2 de Noviembre, es una tarea de estudios, fácil. El tiempo estimado de trabajo es 30 min porque el codigo de cisfrado lo tengo, solo es modif...

    $30 (Avg Bid)
    $30 Oferta promedio
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    Diseño de circuito VHDL en vivado

    $20 (Avg Bid)
    $20 Oferta promedio
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    Buenas! Veréis tengo que hacer el TFG, tengo casi hecho el código en VHDL, pero yo creo XILINX me vacila. Tengo que entregarlo antes de diciembre y necesito que alguien me lo consiga a hacer porque yo solo no lo saco. Adjunto las entidades que tengo hechas, esta casi todo ya escrito solo me falta que me funcione, que no se por que, pero no me funciona.

    $10 - $37
    $10 - $37
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    Requiero un contador / cronometro que pueda contar de 0 a 99.9 segs, se debera entregar codigo fuente en VHDL / Vivado asi como resultado de simulaciones

    $25 (Avg Bid)
    $25 Oferta promedio
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    Hola Miguel Angel, dominas VHDL? Si es así creo este proyecto para hablar contigo más ya que tengo un requerimiento pequeñito para resolver. Seguimos hablando por aquí.

    $9 (Avg Bid)
    $9 Oferta promedio
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    Hola Jorge Eduardo, como estamos? Dominas VHDL? Necesito un poco de ayuda con un pequeño proyecto. Seguimos hablando por aquí.

    $9 (Avg Bid)
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    Hi Jorge Luis, necesito ayuda con una cuestión de VHDL bastante sencilla si fuera posible. hablame por aquí y concretamos. es un poco urgente

    $10 - $10
    $10 - $10
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    Implemente un sistema de ecualización en tiempo real de tres bandas (bajos, medios y altos) en el FPGA de xilixn. Desarrolle los tres filtros necesarios para el ecualizador, los puede establecer en matlab o labview. Una vez definidos los coeficientes del filtro impleméntelos en el FPGA (a través de Matlab, Laview o Multisim). Se establece un bonus de 4 puntos para el grupo que lo implemente en código VHDL.

    $179 (Avg Bid)
    $179 Oferta promedio
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    Diseño FPGAs en VHDL Finalizado left

    Proyecto enfocado al diseño VHDL sobre FPGAS. Desarrollo de código y de bancos de pruebas, verificación del funcionamiento y resolución de algunas cuestiones. Tiene que estar terminado para el día 17 de diciembre. Se adjunta toda la descripción de lo que hay que hacer, así como unas plantillas para las soluciones y algunos bancos de pruebas.

    $35 (Avg Bid)
    $35 Oferta promedio
    1 ofertas

    El objetivo general del presente proyecto consiste en la realización, verificación funcional y validación experimental de un microcontrolador sencillo basado en un subconjunto de la arquitectura del juego de instrucciones del RISC-V. El microcontrolador debe ser descrito en SystemVerilog de modo que sea sintetizable y pueda ser implementado en una FPGA Cyclone IV de Altera. Su validación experimental se realizará en el laboratorio mediante una aplicación sencilla propuesta por cada grupo que haga uso de los recursos hardware disponibles en el módulo de test. El proyecto abarca por tanto los aspectos de verificación funcional, descripción de hardware empleando SystemVerilog, implementación de un sistema digital integrado ...

    $185 (Avg Bid)
    $185 Oferta promedio
    1 ofertas

    El objetivo general del presente proyecto consiste en la realización, verificación funcional y validación experimental de un microcontrolador sencillo basado en un subconjunto de la arquitectura del juego de instrucciones del RISC-V. El microcontrolador debe ser descrito en SystemVerilog de modo que sea sintetizable y pueda ser implementado en una FPGA Cyclone IV de Altera. Su validación experimental se realizará en el laboratorio mediante una aplicación sencilla propuesta por cada grupo que haga uso de los recursos hardware disponibles en el módulo de test. El proyecto abarca por tanto los aspectos de verificación funcional, descripción de hardware empleando SystemVerilog, implementación de un sistema digital integrado ...

    $246 (Avg Bid)
    $246 Oferta promedio
    3 ofertas

    Necesito hacer un programa en VHDL de un reloj (formato 24hs), con cronometro y con alarma. Cuando cambio a cada uno. no se debe perder la cuenta de la hora, cronometro o la alarma seteada. El reloj, la alarma y el cronometro se debe poder cargar/modificar manualmente. Detención y reinicio del cronometro. Cuando la hora del alarma coincida con el clock, prender los (o algún) led. Se deberá implementar algún tipo de barrido multiplexado para el uso de los 4 dígitos “7 segmentos”.

    $180 (Avg Bid)
    $180 Oferta promedio
    1 ofertas

    necesito transmitir datos numericos entre la fpga nexys 3 y el pc, usando protocolo uart por medio del puerto serial uart, comunicacion asincrona, el proyecto requiere que se lea un numero en binario tomado desde los switchs que trae la tarjeta y muestre el valor ingresado en form...fpga nexys 3 y el pc, usando protocolo uart por medio del puerto serial uart, comunicacion asincrona, el proyecto requiere que se lea un numero en binario tomado desde los switchs que trae la tarjeta y muestre el valor ingresado en formato decimal en el lcd 7 segmentos, adicional a eso que esta información sea transmitida via puerto uart al computador. los entregarles son el codigo hecho en verilog,( make file, archivos.v ) ademas de brindar una breve explicacion del trabajo realizado. hay un p...

    $33 / hr (Avg Bid)
    $33 / hr Oferta promedio
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    Necesito para nuestro equipo de 15 ingenieros incorporar dos nuevos ingenieros con ilusión, cierta experiencia y conocimientos en VHDL/Verilog y microprocesadores. Es trabajo a tiempo completo y con estabilidad (2 años). Ubicación: Sevilla y Albacete. Uno en cada sitio.

    $24560 - $61400
    $24560 - $61400
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    Desarrollar software Finalizado left

    Modificaciones y rutinas extras para- gestión de dispositivos procesado de imágenes video / foto reducción de tiempo de procesado Ubicación Tres Cantos, Madrid Conocimientos de FPGAs / VHDL un plus trabajo a realizar en Abril 2017

    $18 / hr (Avg Bid)
    $18 / hr Oferta promedio
    14 ofertas

    Controlar la velocidad de un motor mediante PID usando encoder, en lenguaje VHDL para la tarjeta Basys 2 Spartan 3.

    $519 (Avg Bid)
    $519 Oferta promedio
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    Programar VHDL Basys 2 Finalizado left

    Ascensor 4 pisos, mediante una targeta basys 2 en una spartan 3e

    $145 (Avg Bid)
    $145 Oferta promedio
    5 ofertas

    necesito realizar proyectos en la tarjeta Nexys 2 vhdl del fabricante que tiene el procesador spartan 3E de xilinx practicamente lo que busco es un manual tecnico de como descargar los softwares necesarios para el trabajo, describir paso a paso de como realizar un programa utilizando el puerto vga de la tarjeta , en concreto un programa completo basado VHDL que me permita con este programa piloto modificarlo para generar otros programas  basados en el puerto VGA  

    $184 (Avg Bid)
    $184 Oferta promedio
    1 ofertas

    Realiza un circuito básico de PWM donde el tiempo en alto pueda modificarse en pasos de 10%. Simula el circuito y comprueba su funcionamiento. Deben verse varias consignas, compronado que la anchura de la salida es la correcta. Para este apartado puedes realizar una compilación funcional. ? Cambiando el tipo de compilación a no-funcional, compila el diseño eligiendo el dispositivo FLEX10KRC240-2. Utiliza las herramientas de MaxPlusII para obtener la frecuencia máxima de trabajo a la que puede funcionar el sistema. Mirando la información que aparece en el report file (fichero .rpt), indica el porcentaje de recursos lógicos que ocupa tu diseño. ? Escribe los resultados en un documento y mándaselo al profesor, junto con un archivo...

    $307 (Avg Bid)
    $307 Oferta promedio
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    Particular busca urgente programador para tarea REMUNERADA en vhdl (facililla). Se trata de una práctica de 3º de telecomunicaciones para entregar en 10 días. Texto tarea: Realiza un circuito básico de PWM donde el tiempo en alto pueda modificarse en pasos de 10%. Simula el circuito y comprueba su funcionamiento. Deben verse varias consignas, compronado que la anchura de la salida es la correcta. Para este apartado puedes realizar una compilación funcional. ● Cambiando el tipo de compilación a no-funcional, compila el diseño eligiendo el dispositivo FLEX10KRC240-2. Utiliza las herramientas de MaxPlusII para obtener la frecuencia máxima de trabajo a la que puede funcionar el sistema. Mirando la información que apar...

    $35 (Avg Bid)
    $35 Oferta promedio
    5 ofertas

    Soy de colombia Programar un juego llamado simon dice En VHDL y en el programa llamado Xilinx Simón dice Colores  El juego Simón dice colores es un juego de memoria donde el jugador deberá seguir la secuencia de colores que “Simón”  aleatoriamente va generando.  cada uno asociado con un color (verde, amarillo, azul y  rojo). Cada acierto de la secuencia completa de colores por parte del jugador incrementa el nivel y Simón agrega un nuevo  color a la secuencia. El juego termina cuando el jugador se equivoque o cuando alcance el número máximo de niveles para  los que fue diseñado el juego, el cual en ningún caso deberá ser menor a 32 niveles. 

    $307 (Avg Bid)
    $307 Oferta promedio
    1 ofertas

    The detailed paper of the project is attached below. The skills required for the same are MATLAB, Xilinix, Verilog.

    $107 (Avg Bid)
    $107 Oferta promedio
    5 ofertas

    Implementar, simular FFT en entorno aldec , bajo la plataforma Atlys Spartan-6. Simular e implementar FFT en dicha plataforma, desarrollar código VHDL y detallar minuciosamente paso a paso, tomar captures y realizar documento de word detallando cada paso la oferta es de 90 usdt. Se cuenta con la tarjeta en físico por lo cual se ofrece conexión remota

    $174 (Avg Bid)
    $174 Oferta promedio
    5 ofertas
    Debuging verilog 2 días left

    Debuging verilog

    $60 (Avg Bid)
    $60 Oferta promedio
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    • Strong knowledge Design & Verification methodologies of either of these (Times/Untimed SW Models), RTL IP, VIPs, UVM Env. • Understanding of verification tools like Simulator, Synthesis etc. • Hands on experience on C/C++, System Verilog, UVM, SystemC, RTL • Understanding of some of the standard protocol interfaces like AMBA, Automotive, PCIe, USB etc. • Excellent written and verbal interpersonal skills • Self-motivated and great teammate

    $54 / hr (Avg Bid)
    $54 / hr Oferta promedio
    9 ofertas

    I need a design on verilog hdl that implements double MIPS at the same time

    $25 / hr (Avg Bid)
    $25 / hr Oferta promedio
    11 ofertas

    السلام عليكم ورحمة الله وبركاته واسعد الله اوقاتك بكل خير عندي واجب ومحتاج مساعدتك اذا وقتك يسمح. انشاء بروجكت بال verilog بحيث يقرأ محتويات ال ROM ويخرج المحتوى على LEDs

    $50 (Avg Bid)
    $50 Oferta promedio
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    Project for Ahmed M. Finalizado left

    Hi Ahmed M., I need your help on single-port ROM verilog project. Please have a look to the attached file and let me know. Thanks

    $50 (Avg Bid)
    $50 Oferta promedio
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    VHDL test procedure and test bench implementation

    $307 (Avg Bid)
    $307 Oferta promedio
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    VHDL designer -- 2 Finalizado left

    ARINC429 frame decoding on Xilinx spartan 6 or 7 FPGA based platform

    $352 (Avg Bid)
    $352 Oferta promedio
    9 ofertas
    VHDL designer Finalizado left

    ARINC429 frame decoding on Xilinx spartan 6 or 7 FPGA based platform

    $348 (Avg Bid)
    $348 Oferta promedio
    5 ofertas

    Need to convert MATLAB code to synthesizable VHDL code. I am using DE2 FPGA board for testing

    $78 (Avg Bid)
    $78 Oferta promedio
    9 ofertas

    -Write a VHDL file for an 8-bit counter with active-LOW asynchronous clear, active-HIGH synchronous load, active-HIGH count enable, and a directional input that makes the circuit count up when DIRECTION = 1 and down when DIRECTION = 0. - Write a set of simulation criteria that verifies the operation of the counter. The simulation must contain one complete cycle of the counter and test all functions. It must show that the synchronous load really is synchronous and that the clear has precedence over load, which in turn has precedence over count enable. -Write a VHDL file for a two-digit BCD counter with active-LOW asynchronous clear, active- HIGH synchronous load, and an active-HIGH count enable. -The counter must count up from 00 to 09, then 10 to 19, and so on until it reache...

    $27 (Avg Bid)
    $27 Oferta promedio
    13 ofertas
    $264 Oferta promedio
    5 ofertas

    Need to Convert MATLAB code to VHDL code. I Have a MATLAB code i want someone who can convert that code to a sytnthesizable VHDL code for ALtera FPGA.

    $76 (Avg Bid)
    $76 Oferta promedio
    7 ofertas

    ticketing machine system via Verilog codes using quarters ll

    $22 (Avg Bid)
    $22 Oferta promedio
    8 ofertas

    I will love to chat with you about my project. Please let me know when you can https://www.freelancer.com/projects/verilog-vhdl/FPGA-expert-34634495/details

    $10 (Avg Bid)
    $10 Oferta promedio
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    Project for Damian L. Finalizado left

    I will love to chat with you about my project. Please let me know when you can https://www.freelancer.com/projects/verilog-vhdl/FPGA-expert-34634495/details

    $10 (Avg Bid)
    $10 Oferta promedio
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    I have a project i want to talk to you about https://www.freelancer.com/projects/verilog-vhdl/FPGA-expert-34634495/details Please let me know when you have time to chat

    $10 (Avg Bid)
    $10 Oferta promedio
    1 ofertas

    We are looking for a trainer, who teach online Verilog, SV & UVM to students

    $7 / hr (Avg Bid)
    $7 / hr Oferta promedio
    3 ofertas

    - write Verilog code for steganography algorithm so that I can be implemented on FPGA - using Verilog Xilinx ise have to write module code & test bench where it can be implemented on Fpga

    $126 (Avg Bid)
    $126 Oferta promedio
    5 ofertas

    I have a MATLAB code and want this to be converted to HDL code using HDL Coder feature available in MATLAB. I have attached the error what i am getting currently

    $156 (Avg Bid)
    $156 Oferta promedio
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    These are the blocks. TO BE CODED in Verilog or system verilog. REGISTER BLOCK IS APB COMPLIANT. A USER SHOULD BE ABLE TO READ AND AND WRITE THE REGISTERS IN THE REGISTER BLOCK USING APB PROTOCOL. THE REGISTERS ARE THE AXI READ AND WRITE DATA CHANNEL SIGNALS.EX- ARADDR, ARBURST, ARPROT, ARSIZE, ALEN etc.(all the read channel registers). These registers should be given as inputs to the READ TRANSACTION GENERATOR BLOCK. This block should be able to generate the AXI legal transactions without using handshake signals. Transactions should be stored in FIFO and later BFM pops up the transactions and gives it to the AXI bus. BFM acts like AXI master.

    $137 (Avg Bid)
    $137 Oferta promedio
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    I am looking for an FPGA (Verilog) expert who can help me to troubleshoot and implement the EdDSA algorithm in Xilinx Vivado Design Suite. The Vivado project file is available in the attachments and several modules of the project are already completed. Looking for an expert who can do it in 3 to 4 days. Further information will be provided in the discussion.

    $200 (Avg Bid)
    $200 Oferta promedio
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    Verilog ALU Finalizado left

    I will provide you the code and screenshots of the results.

    $40 (Avg Bid)
    $40 Oferta promedio
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    ALU in Verilog Finalizado left

    I will provide you verilog code and screenshots of results.

    $40 (Avg Bid)
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    ASIC designer -- 3 Finalizado left

    One of the most prestigious companies in the field of ASIC Design is looking for a talented Digital ASIC Designer, especially in the field of artificial intelligence algorithms. Required capabilities and skills are as follows: *Holding a bachelor or master's degree in electronics *Having adequate knowledge of digital design *Proficient in digital flow *Familiar with Verilog, VHDL languages *Experience with EDA tools from Cadence, Mentor, and Synopsys(SOC design & encounter) *Experienced in Transform specification from RTL to silicon CMOS circuitry *Ability to analyze designed circuits and optimizing them *Proficiency in problem solving *Ability to interact and collaborate with R&D colleagues *Experience with tapeout is preferred.

    $9516 (Avg Bid)
    $9516 Oferta promedio
    6 ofertas
    Verilog multiplier Finalizado left

    I will provide you the verilog code for Montgomery n-bit radix 8 multiplier with the screenshots of results and stimulation.

    $27 (Avg Bid)
    $27 Oferta promedio
    1 ofertas

    Required the verilog implementation of N bit Montgomery Radix 8 bit multiplier and for addition use the CLA adder.

    $25 (Avg Bid)
    $25 Oferta promedio
    7 ofertas

    Using Pynq Z2 FPGA to connect a camera (OV7670 - CMOS Sensor), and then display the video on a monitor through HDMI output. The Project is built using VHDL language and IP blocks. The purpose of this it's to build also nurual network to recognize a face/person so the camera can follow the object using servo motor.

    $651 (Avg Bid)
    $651 Oferta promedio
    17 ofertas